Lab 09 — 設計取捨綜合 scaling
前面八個 lab 把每個機制各別跑通了。這個綜合 lab 不引入新模擬,而是把 [P1] Eq.(21) 這條招牌式當成設計旋鈕地圖:固定其他條件,分別掃 、、 ring 級數 ,看 phase noise 與 rms jitter 怎麼動。 全程用 canonical 數值(規範第 8 節)做口算,建立「動哪個旋鈕、賺幾 dB」的反射。
物理直覺(先講結論): phase noise 。 想降相位雜訊只有兩條大路:把訊號電荷 做大(多存能量,雜訊相對變小), 或